Notare

• 40p examen final
• 60p laborator
  • 10p activitate laborator
    • 5p prezență
    • 5p implicare
  • 30p Proiect laborator
    • 10p Documentație
    • 10p Implementare
    • 10p Evaluare
  • 10p Parțial teoretic
  • 10p Colocviu

Promovare:

• Minim 50p Total

Parțial teoretic

• Materia necesară: laboratoarele 1,2,4,5 și 6
• Durată: 60 de minute
• Când: la începutul laboratorului 7
• Strcutură: Quiz
• Platformă: Calculator Laborator - Moodle

Colocviu

• Materia necesară: toate laboratoarele
• Durată: 120 de minute
• Când: la ultimul laborator
• Strcutură:
  • Exerciții practice de implementat în Verilog/RHDL
• Locație: sala de laborator
• Platformă: Calculator Laborator - Moodle - VPL

Proiect

• Se lucrează în echipe de câte 3 studenți
• Teme propuse de echipa de asistenți în a doua săptămână de laborator
• Documentație:
  • Deadline 05.11.2025, 23:59
  • Documentarea temei alese
  • Latex/Typst/Markdown
  • GitHub
• Implementare:
  • Deadline 17.12.2025, 23:59
  • Implementarea temei alese și testare funcționalitate
  • Limbaj: Verilog/RHDL/Chisel/VHDL
  • Repo GitHub
• Evaluare:
  • Deadline 14.01.2026, 23:59
  • Sinteză FPGA - număr de LUT-uri
  • Repo GitHub

Examen Final (AB)

• Platformă: Moodle - Quiz
• Durată: 120 de minute
• Structură:
  • 20 de întrebări teoretice

Examen Final (AA/AC)

• Platformă: Fizic, în sala de examen
• Durată: 60 de minute